同样的程序不同的仿真，结果不同，modelsim对而wvf的结果奇奇怪怪的，例如图中shift和now_disp这两个变量，结果不同，有吧u知道为什么吗（平时都用modelsim，有人问wvf的相关问题，实践下发现仿真结果不同）

本人小白，工作中这一次用到vivado,跪求大神指点！

因为对modelsim非常新手，照着做，但是中间这几步分神了，结果就不会了

用quartus做，谁帮帮忙

鼠鼠今天接了个面试。他们大概内容是，郑州中科集成研究院，然后把我们拉去那培训个3，4个月的fpga。然后就说帮忙找工作吧（不知道是安排还是怎样），月薪不低于8k（会签合同），低于8k不找你要培训费，然后培训会从你入职后的两三个月的月薪扣。 我想问一下，这是不是纯纯坑人的培训机构啊？我一开始还以为是直接进一个小公司了呢

我需要加急，只需要写一个fpga端的uart连续收发模块，实现和stm32的数据相互传输

fpga期末大作业，板子是黑金ax301，软件是quartus2 13.0，做得简单点，板子功能大部分都能实现就可以了！

有无大佬会FPGA驱动1602，调试了好几天都没调试出来，有偿

开发太难了 今年年头转卖FPGA芯片

如题，期末考试要考8门还有几个大作业,实在来不及，有没有大佬帮忙看看这个作业怎么做，有偿

警告（15058）：锁相环“CLK_33Mhz:CLK_33Mhz|altpll:altpll_component|CLK_33Mhz_altpll:auto_generated|pll1”处于普通或源同步模式，其输出时钟“补偿时钟”设置为clk，由于该时钟为输出引脚提供信号，所以未得到完全补偿——只有处于零延迟缓冲模式的锁相环才能对输出引脚进行完全补偿。

各位大佬，初学者有个问题请教，ALINX黑金的试验教程25，千兆以太网视频传输实验的教程，想在这个基础上在屏幕显示的摄像头画面上增加字符如何写，我尝试把试验教程12，字符显示实验中OSD的代码移植过来，把camera_delay输出的cmos_data_delay转成16位rgb565，再拼接成24位rgb888，输入osd的module，然后将输出的24位rgb888转成16位rgb565，最后再拆成8位传入原来的以太网模块ethernet_test，结果得到的画面没有变，没有增加字符，想请教下各位大佬这是怎么回事，

河南一本电子信息工程的大三，自己买板子学fpga学了一个多月感觉能学进去，基础知识也是专业课，自学两年自己多找项目本科出来能找到工作吗，没有读研的想法

小白求助！本人在CSDN下载了一个现成的Ad控制电路程序，图2是原作者的时序电路图，我下载下来后代码没有报错，但是电路图和仿真图一直都没有，请问是哪里出了问题？请求各位大佬帮忙！非常感谢！

吧友们，本人电子信息工程大二学生，想学fpga，初学者建议自己买什么板子来练习，蓝桥杯比赛用的那个怎么样

lz在考研中，只会一些verilog和数电，想考完研做毕设，前几天和老师联系他说过些天和我聊聊毕设题目，老哥们有推荐的项目吗

我妹想去参加这个冬令营，请问这个冬令营对于一个刚上大二的通信专业的女生有用吗？还有那个证书，费用10800值吗？

有没有人有四人抢答器的码源

坐标某二本，这学期大四了，想着下半年面临找工作的压力，刚好刚开学前两周是实践课，请的是某FPGA公司的技术人员给我们上课，跟单片机电路那些一样，写代码和下板操作。闲暇之余，这个老师跟我们说现在缺FPGA技术人员，学好了起步1w-1.2w一个月。我们班6个人就跟着他来到机构学习了，到今天学了一个月，感觉我真的没天赋，最多就能勉强听懂他做过的，叫我自己做我真的完全没思路，写两句话就不知道写啥了。有一天我回顾我高考和大学才

在自定义ip核中添加ila，不添加ila能跑完比特流，添加ila后在综合分析的时候没有报错，但是到布局布线的时候报错，报错信息显示资源的问题，但是实际资源并没有溢出。 有没有遇到这种问题的大佬啊，困惑了好几天了 csdn上有相关话题，但是ila抓取的信号并不是inout型的，与我遇到的情况不符。

各位大佬们好，我在利用vivado（2023.1）和vitis配置pynq-z2的freertos hello world例程中遇到了“Memory write error at 0x100000，APB AP transaction error”的报错，查阅csdn发现大概率是ddr配置的问题，但是pynq-z2的内存条型号并没有被vivado收录，请问有没有大佬知道它在vivado中的稳定替代是哪个版本的ddr条？有没有让它稳定不报错的方法？

我用了PS端的UART0，实现它的数据环回，测试是可以的；然后再增加了UARTLITE IP核，也是实现它的数据环回，测试也是正常的。把两部分代码合在一起，先用串口助手向UART0发送数据，它是能实现数据回环的，然后再用串口助手向UARTLITE对应的串口发送数据，它也是能实现数据环回，但是这时我再向UART0发送数据，它就没响应了？这是为什么阿？有没有佬指点下 int main(void) { int status; status = uart_init(&Uart0_Ps,UART0_DEVICE_ID); //串口初始化 if (status == XST_FAILURE)

axi4-stream to video_out ip核与sobel ip核连接，但是系统报错如下

我是一个新手，目前需要将电脑上的一张图片传输到fpga板子上，需要如何进行，有没有懂的大佬指导一下

有没有大佬，帮帮我，楼主在学校是个混子，不知道怎么做

这种报错里的网表出现在imp步骤，我打算给加一个ila模块时出现。需要一个个点开后检查吗？还是有啥简单的纠错方法。 [DRC MDRV-1] Multiple Driver Nets: Net u_ddr3_controler/u_mig_7series_0/u_mig_7series_0_mig/u_memc_ui_top_std/u_ui_top/ui_rd_data0/not_strict_mode.app_rd_data_end_reg_0 has multiple drivers: u_ddr3_controler/u_mig_7series_0/u_mig_7series_0_mig/u_memc_ui_top_std/u_ui_top/ui_rd_data0/not_strict_mode.app_rd_data_end_reg/Q, and u_ddr3_controler/u_ddr3_rw/app_rd_data_end_reg/Q.

想问一下，如果打算用国产fpga开发，哪个公司的fpga开发资料详细一点，多一点，然后ip核好一些?高云?紫光?还是安陆呢？或者有什么其他的国产fpga厂商推荐呢？#fpga#国产#

如题

写了一个74ls161的逻辑，用计数器产生了一个1Hz的时钟信号，在仿真里能正常执行计数逻辑，但是下载到板子里后将输出绑定到led上，发现1hz的时钟(d0)正常，但是四个输出(d1-4)常亮，且d3比另外三个稍暗

大佬们，请问为什么quartus在创建或读取Verilog文件是会是以记事本的形式打开？

如果想赋值 mem[addr] = data 只能把mem定义为reg型，定义为wire型，会报错addr不是一个常数 求大神解答

目前在做的项目存在大量的随机DDR访问，导致DDR的利用率很低。我的想法是能否把FPGA上的多片DDR分开使用，比如有四片DDR就用四个MIG连接，并且他们同时执行随机地址访问。通过这样，能让四个DDR同时执行随机地址访问的内部换行操作，提升整体的利用效率。 但是我看了手里的两块板子，一块黑金的15EG，一块之前定制的板子，发现都是把所有DDR的控制和地址端口连接在一起，组合成一个统一的高带宽存储使用。并且问了黑金的淘宝店，说是市场上没

要求：多人竞赛抢答器的设计（1）设计一个可容纳2组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 （2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 （3）设置一个主持人“复位”按钮。 （4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别。 （5）每次抢答开始时启动倒计时，当有抢答信号是倒计时停止。

曝光一个骗子，大家谨防上当受骗，中介不走，要先钱。谨防注意，小号骗人的。

80-82行的三个指令本来是把寄存器里15，16，17位置上的值赋值给这三个信号，但是为啥寄存器里的值是正确的，这三个就是不赋值

本人目前211在读研一，飞行器专业，听今年找工作的学长说fpga很好找工作，我想问问目前零基础入行来得及吗

如题，数据为低频数据，不超过200hz，需要强力降噪算法，不一定局限小波，但是有一定深度，直接调用核心的就算了

它这个clk50mhz分出来的clk48和clk190指的是频率分别是48赫兹和190赫兹吗

请问大佬们编完代码后点simulate>start simulation...后，下面报错这个东西怎么办

已经用python训练好了一个faster rcnn模型，想部署在pynq上面实现加速，该怎么处理？有大佬指导一下吗？可有偿

请教下，我用的是领航者V2，直插ov7725，之前例程跑通的，现在却出现这种花屏不知道该怎么修，正点原子官方也问过了，他也不知道 已经弄坏了两块板子家底快要被掏空了，我猜测的直接原因是：我之前pstx和psrx接ch340tx rx的跳线帽换成了杜邦线（因为想让ps端串口直接接蓝牙），然后烧录了程序，就不行了

还是要写点什么

我在用JESD204b接口的DAC生成sin信号，用的是AD9172芯片，但是这个DAC有一点非线性效应，在生成1GHz频率以上时候，输出功率开始下降，我想把各频率所输出信号的功率尽量保持差不多，但是只要一在数字域改变信号幅值（信号数据统一乘上一个参数），经过DAC输出的信号功率就开始波动 ，例如从-1dbm慢慢下降到-10dbm，然后再慢慢涨回来，一直循环。 这到底是为啥呀，有没有大佬懂得，我以为是DA芯片自带幅值自动校准、补偿啥的功能，但是翻遍了数据手

有大佬懂这个FPGA射频前端模块架构图吗？能帮孩子分析一下吗？

支持ADC 和 DAC 模块的FPGA开发板有什么？ 各位大佬，我是完全的萌新。 最近写硕士论文题目有FPGA方向的东西。需要将simulink里面的模型搬到FPGA上。里面需要将模拟信号转成数字信号。所以需要这个功能。 现在想买一块板子，请问vivado的板子，有符合我需求的吗？ 另外想问问什么视频学习资料比较好入门？感谢各位！

我这边有驱动可以提供

目前普通211本硕，电子信息（控制工程）专业，实验室电气专业和控制专业的都有，电气的大部分走电网，控制的走硬件，上一届师兄们3个ic设计1个fpga2个验证，工资都还可以。本人自学到现在，进度很慢，在网上看野火正点等教学视频，很多地方不懂，更重要的一点是搞不到项目，转眼间已经5月了，有点难受