回复：FPGA verilog 提问帖任何问题可以来这里提

求楼主指教一下！我自己也写了代码但就是一直报错！想看看大神的代码，反思自己哪里代码有误！麻烦了

麻烦问一下这种情况我该怎么解决啊

这个串行转并行哪里出错了吗， 没有输出
大佬帮忙看下module receiver(
input in,//串行输入信号
input rst_n,
input clk,
output reg [7:0] dataout
);
reg [8:0] shift_data; //移位寄存器
reg [8:0] shift_data_out; //移位寄存器输出
reg [7:0] r_dataout; //输出数据缓存
reg [3:0] cnt;// 计数器
wire parity; // 校验结果
always@(posedge clk or negedge rst_n)
if(!rst_n)
cnt<=3'd0;
else if(cnt<9)
cnt<=cnt+1;
else if(cnt==8)
cnt<=0;
else
cnt<=cnt;
// 移位寄存器 接收串行数据转为并行数据
always@(posedge clk or negedge rst_n)
if(!rst_n)
shift_data<=8'd0;
else if(cnt<9)
shift_data<={r_dataout[7:0],in};
else if(cnt==9)
shift_data_out<=shift_data;
else
shift_data<=shift_data;
// 奇偶校验 输出
assign parity=^~shift_data_out;
always@(posedge clk or negedge rst_n)
if(!rst_n)
dataout<=8'd0;
else if(!parity)
dataout<=8'd0;
else
dataout<=shift_data_out[7:0];
endmodule

求助大神，Verilog语言编写3b4b编译码怎么写

请问我想产生随机数作为读取ROM的地址，每次得到这个随机地址后连续从ROM中读取1024个数，然后继续取下一个随机数作为地址，再去读ROM，往复循环。现在不知道该如何把得到的随机数作为读ROM的起始地址并且计数1024个，求解答，谢谢。